STC32G144K246-LQFP100/64, 120MHz-CPU, 60MHz-I/O, DAC + OP 已验证

神***

STC32G144K246

3.3V, I/O 对外输出速度，50MHz ~ 60MHz

50MHz ~ 60MHz, 打开大电流和快速模式，3.3V输出50M没问题

测试芯片：STC32G144K246

使用HPLL输出的108MHz作为系统时钟，P5.4口2分频输出系统时钟

P5.4设置为推挽输出模式，外部无上拉电阻和LED

3.3V, I/O 对外输出速度的实际波形，53MHz








============================================

5V, I/O 对外输出速度的实际波形，53MHz








===============================

3.3V, I/O 对外输出速度的实际波形，28MHz
慢速，小电流


========================================

5V, I/O 对外输出速度，28MHz
慢速，小电流



5V, I/O 对外输出速度，30MHz
慢速，小电流



3.3V, I/O 对外输出速度，14MHz


5V, I/O 对外输出速度，14MHz

jm***

PWM @ 230MHz ?

18371***

能否发一下晶圆靓照,最近想给8052搓个电源开发板,想看看DIE上模拟部分物理位置布局情况如何.....

另外顺带问三个问题:
①MCU是否内部是集成了1.5VLDO,是否可在芯片休眠情况下大幅降低甚至关断掉Vcore供电.
②模拟基准压AVREF端输入电压范围如何
③芯片内运放模拟性能是否有对标的运放芯片?例如常规的LMV358或更低Vos的其他芯片.

如果知晓这些对设计板子会很有帮助.

神***

运放是 轨到轨的，2.5MHz
数字内核内部工作在 1.5V, 外部 1.5V-LDO 应该是不需要的
===防内部 1.5V-LDO 不行，才外部放了个1.5V-LDO，
       后续会测试到不需要外部加 1.5V-LDO
AVREF+, 2.4V ~ 5.5V

神***

jm*** 发表于 2025-9-8 07:48
PWM @ 230MHz ?

是， PWM, TFPU 可以跑 230MHz

luowup***

总算出来了，当时用8051总觉得差了点什么

zh***

2025/9/10，教师节，
STC32G144K256 使用USB-CDC库演示：
printf_usb("Hello World !\r\n"); 成功 ！

神***

内部测试：
STC32G144K246-LQFP100 / LQFP64

12位 DAC1+OP1 输出正弦波已正常。
DAC, 2MHz 离散数字 输出，未平滑滤波处理，
===DAC速度可以到 2.8MHz
OP1 如实 1：1 缓冲输出，DAC 完美

神***

STC32G144K246-LQFP100/64,  刷彩屏的能力
120MHz-CPU, 极限 140MHz
53MHz-I/O,
DAC + OP 已验证

AI8051U, 40MHz,  13.5MHz-I/O 速度，@3.3V
320*240, AI8051U 刷彩屏
==》 320*240*2 = 153,600;    28帧/S

480*320, AI8051U 刷彩屏
==》 480*320*2 = 307,200;    14帧/S

800*480, AI8051U 刷彩屏
==》 800*480*2 = 768,000;    5.6帧/S

STC32G144K246-LQFP100/64, 刷彩屏是AI8051U的4倍的速度
120MHz-CPU, 极限 140MHz
53MHz-I/O 速度,
===>刷彩屏是 AI8051U 4倍的速度

STC32G144K246-LQFP100/64, QSPI读FLASH, DMA 刷彩屏，4倍AI8051U的速度
320*240*2 = 153,600;    28帧/S * 4 = 112 帧/S;   改成 SPI 要除4 = 28 帧/S;
480*320*2 = 307,200;    14帧/S * 4 = 56 帧/S;     改成 SPI 要除4 = 14 帧/S;
800*480*2 = 768,000;    5.6帧/S * 4 = 22.4 帧/S; 改成 SPI 要除4 = 5.6 帧/S;

zh***

STC32G144K246-LQFP100极限工作频率测试
使用高速PLL作为系统时钟源，CPU 工作频率120MHz

测试程序的时钟设置步骤如下：
1、将HIRC调节到48MHz
2、选择HIRC作为高速PLL的输入时钟源
3、将高速PLL的时钟预分频系数设为8
   （高速PLL的输入频率必须为6MHz附近，允许一定误差）
4、设置高速PLL的倍频系数为80
5、选择高速PLL/2为主时钟源
6、设置系统时钟分频系统为2，即系统时钟=主时钟/2

系统时钟 = （48MHz / 8）* 80 / 2 / 2 = 120MHz

测试程序中将定时器0的计数值设置为5，使能定时器0时钟输出
则定时器0的时钟输出频率为（系统时钟/2/5）
如下图，定时器输出频率约12M，反推系统主频为120MHz