SPI+DMA传输间隔时间测量@AI8051U

乘风*** · 发表于 2025-7-17 16:42:09

SPI+DMA传输间隔时间测量@AI8051U

开启高速SPI的FIFO模式使能，
并减少高速SPI的HOLD时间与SETUP时间，
可减少SPI+DAM通信间隔时间。
这些参数对普通SPI+DAM通信也是有效的。

截图202507171628091297.jpg

此外，AI8051U芯片DMA增加了DMA_SPI_ITVH/DMA_SPI_ITVL寄存器，
将这两个寄存器设置清零（默认为3），间隔时间能降低到72ns左右（主频40MHz）：
截图202507171629388564.jpg

一个系统时钟周期：1/40M = 25ns，72ns/25ns = 2.88个系统时钟周期。

测试代码：

Ai8051U-SPI-DMA-通信速度测量.zip (8.09 KB, 下载次数: 92)

孙*** · 发表于 2025-9-18 19:30:19

这个帖子竟然没人点赞，我必须给你赞一个，学到了

Yan*** · 发表于 2025-12-13 13:55:22

不是没人点赞，是我没有看懂。。。。。。。。

版主厉害，佩服！

im*** · 发表于 2026-4-9 23:03:19

这是8H8K64U的SPI+DMA的SCLK波形，字节之间还有很大空隙。只能达到理论值的60%左右。
同样SPI+DMA，Cortex-M4就可以做到SCLK完全连续看不出间断，能达到理论值的98%以上，差距很明显。
06-SCLK时钟没有连起来C51还是差点意思.png

Eric*** · 发表于 2026-7-3 15:27:17

im*** 发表于 2026-4-9 23:03
这是8H8K64U的SPI+DMA的SCLK波形，字节之间还有很大空隙。只能达到理论值的60%左右。
同样SPI+DMA，Cortex ...

當SS_HLD = 0 & SS_DACT & SS_SETUP = 0 時 MOSI輸出
紅線部分就是byte與byte 傳輸延遲部分

2 MOSI.PNG

MOSI輸出

CLK輸出
明顯看出 byte 與 byte 之間的CLK是不連續的

由STC32G規格書裡可以看到傳輸一個byte之後會有 SS_HLD 以及 SS_DACT 延遲時間
所以傳送 byte 與 byte 之間就會有間隔
就算SS_HLD = 0 & SS_DACT & SS_SETUP = 0 也會有區間延遲

Eric*** · 发表于 2026-7-3 15:29:28

上面傳送的 byte 是 0x55 0x55 0x55 ....

		自动登录	找回密码
密码			立即注册