最近想用的几款 ADC、DAC

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1、CAPA：模拟电源输出，内部LDO输出，接0.1uF和1uF电容到AVSS。
2、AVDD2：模拟电源输入，为ADC内核供电，可连接到AVDD1简化电源，或更低电压以降低功耗，接0.1uF和1uF电容到AVSS。（注1）
3、AVDD1：模拟电源输入，为内部输入缓冲器和采样开关供电，串联3Ω电阻接0.1uF和1uF电容到AVSS。（注1）
4、AINP：模拟输入，ADC模拟输入正。（注2）
5、AINN：模拟输入，ADC模拟输入负。（注2）
6、VCM：模拟输出，输出缓冲的 AVDD1-AVSS中点电压，为差分放大器提供共模电压，软件控制开关，不使用可不连接。
7、REFP：模拟输入，基准电压输入正，VREF=VREFP-VREFN，有输入缓冲器，软件控制开关，默认关。（注3）
8、REFN：模拟输入，基准电压输入负，VREF=VREFP-VREFN。（注3）
9、nRESET：数字输入，复位输入，低电平有效。（注4）
10、nCS：数字输入，片选输入，低电平有效。（注5）
11、SDI：数字输入，串行数据输入，SCLK下降沿时被锁存，空闲电平无要求。
12、SCLK：数字输入，串行时钟输入，上升沿更新输出数据，下降沿锁存输入数据，施密特输入，串电阻避免振铃和过冲。
13、SDO/nDRDY：数字输出，软件设置仅输出数据或同时输出数据和数据就绪指示，输出数据在SCLK上升沿更新，在CS高电平时高阻。（注6）
14、nDRDY：数字输出，数据就绪，低电平有效（注7）。
15、CLK：数字输入，时钟输入。（注8）
16、IOVDD：数字电源输入，IO电源，内部再稳压到1.25V为数字内核供电接，接0.1uF和1uF电容到DGND。（注1）
17、DGND：数字地。
18、CAPD：数字电源输出，内部LDO输出，电压1.25V，接0.1uF和1uF电容到DGND。
19、START：数字输入，转换开始。（注9）
20、AVSS：模拟电源输入，负模拟电源。（注1）

注1：
该器件有三个模拟电源引脚（AVDD1、AVSS和AVDD2）和一个数字电源引脚（IOVDD）。
电源可以按任意顺序供电，且能够承受电源电压缓慢或快速的斜坡速率。
在任何情况下，任何模拟或数字输入都不得超过相应的AVDD1和AVSS（模拟）或IOVDD（数字）电源。


注2：
ADC的模拟输入是差分的，其输入定义为差分电压：VIN=VAINP-VAINN
为获得最佳性能，请用共模电压居中于电源中点 (AVDD1 + AVSS)/2 的差分信号驱动输入。

注3：
通过将参考电压分为两个工作范围（低参考范围和高参考范围），可优化ADC的运行。
参考电压范围必须进行编程，以匹配所施加的参考电压，例如2.5 V或4.096 V。
低参考工作范围为0.5 V至2.75 V，高参考工作范围为1 V至AVDD1 – AVSS电源电压。
在范围重叠的情况下（例如参考\(voltage =2.5 ~V ,\)），为获得最佳性能，请使用低参考范围。
将CONFIG1寄存器的REF_RNG位编程为与所施加参考电压相匹配的相应参考范围。
当选择高参考范围时，输入范围在内部被强制设为1x。

注4：
ADC在上电时会执行自动复位，也可通过RESET引脚或SPI操作进行手动复位。
复位时，控制逻辑、数字滤波器和SPI会重启，用户寄存器会重置为默认值。
有关复位后ADC何时可投入运行的详细信息，请参见图6-3。


注5：
CS是一个低电平有效输入，用于启用通信接口。
通过将CS拉低开始通信帧，将CS拉高结束通信帧。
当CS被拉高时，无论移入的总位数如何，器件都会通过解析输入数据的最后16位（在CRC模式下为24位）来结束帧。
当CS为高电平时，SPI接口复位，命令被阻塞，且SDO/DRDY进入高阻态。
无论CS的状态如何，DRDY都是有效输出。
可将CS接低电平，以3线SPI模式操作接口。

注6：
SDO/DRDY是一个双功能输出引脚。
该引脚可通过编程设置为仅提供输出数据，或同时提供输出数据和数据就绪指示。
双功能模式在单个引脚上复用输出数据和数据就绪操作。输出数据在SCLK的上升沿更新。
当CS为高电平时，SDO/DRDY引脚处于高阻状态。
有关双功能操作的详细信息，请参见SDO/DRDY部分。
CONFIG2寄存器的SDO_MODE位用于对模式进行编程设置。

注7：
有多种方法可用于确定转换数据何时准备好可供回读。
1、硬件：监控DRDY或SDO/DRDY引脚
2、软件：监控STATUS报头字节的DRDY位
3、时钟计数：计算ADC时钟的数量，以预测数据何时准备就绪
DRDY是数据就绪输出信号。开始转换或重新同步时，DRDY变为高电平；转换数据就绪时，DRDY变为低电平。
读取转换数据期间，在第八个SCLK时，DRDY会变回高电平。
此行为适用于同步模式和启动/停止控制模式。
在单触发控制模式下，读取转换数据期间DRDY保持低电平。
如果ADC被编程为进入待机模式（STBY_MODE bit = 1b），则DRDY在变为低电平后的3个 fCLK 周期会变回高电平。
如果未读取转换数据，DRDY会在下一个下降沿之前短暂变为高电平。
有关每种转换控制模式下DRDY的操作详情，请参见同步部分。
无论CS是高电平还是低电平，DRDY都是有效输出。

注8：
图8-6展示了内部时钟电路的框图。
ADC可由外部时钟或内部振荡器驱动。
fCLK的标称值在高速模式下为25.6 MHz，在低速模式下为3.2 MHz。
CLK输入处有一个八分频选项，可对高速模式时钟频率进行分频，以提供低速模式时钟频率。
时钟频率经过二分频后得到调制器采样时钟（fMOD）。

上电和复位后，ADC默认处于内部振荡器模式（CLK_SEL bit =0 b）。
内部振荡器的频率会自动切换至高速或低速运行。
由于内部振荡器存在时钟抖动，因此仅建议在直流信号测量中使用内部振荡器。
使用内部振荡器时，不建议进行交流信号测量。
将时钟模式从外部时钟切换到内部振荡器时，在完成用于更改时钟模式的SPI寄存器写入命令后，需保持外部时钟至少四个周期。
时钟模式更改后，ADC会在150微秒内忽略控制输入（START和RESET引脚），以便内部振荡器有时间稳定下来。
要使用外部时钟操作ADC，请将时钟信号施加到CLK引脚，然后将CLK_SEL位编程为1b。
有一种八分频选项，可使用高速模式时钟频率在低速模式下操作ADC（设置CLK_DIV bit = 1b）。
时钟频率可以从标称值降低，以在整数过采样率（OSR）值之间获得特定的数据速率。
不过，在降低的时钟频率下工作时的转换噪声与在较高时钟频率下的相同。
只有通过提高OSR值或更改滤波器模式，才能降低转换噪声。
时钟抖动会导致调制器采样出现时序偏差，从而降低信噪比性能。
要达到数据手册中的信噪比性能，低抖动时钟至关重要。
例如，对于200kHz的信号频率，需要外部时钟的抖动（均方根值）小于10皮秒。
对于更低的信号频率，时钟抖动要求每降低一个数量级的信号频率可放宽20分贝。
例如，对于 fIN =20 kHz，可以使用抖动为100皮秒的时钟。
许多类型的RC振荡器抖动较大，不应用于交流信号测量。
相反，应使用基于晶体的时钟振荡器作为时钟源。
避免时钟输入端出现振铃现象。
在时钟缓冲器的输出端串联一个电阻通常有助于减少振铃。

注9：
转换由START引脚同步和控制，或者也可以通过SPI操作进行控制。
如果通过SPI操作控制转换，请将START引脚保持为低电平，以避免与该引脚发生冲突。
向04h至0Eh范围内的任何寄存器写入数据会导致转换重新开始，从而造成同步丢失。
在这种情况下，可能需要重新同步ADC。
ADC有三种模式用于同步和控制转换：同步模式、启动/停止模式和单触发模式，每种模式都有特定的功能。
通过CONFIG2寄存器的START_MODE[1:0]位对所选的同步模式进行编程。
只有启动/停止模式和单触发控制模式可通过SPI操作进行控制。
ADC同步后，第一次转换得到的是完全稳定的数据，但与正常数据周期相比会产生延迟（等待时间）。
这种延迟是数字滤波器完全稳定所必需的。
等待时间取决于数据速率和滤波器模式（有关滤波器延迟的详细信息，请参见数字滤波器部分）。