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AI32位8051交流社区,车规 AEC-Q100 Grade1
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定时器/计内部时钟,计数器/计外部脉冲,时钟分频输出,软件延时
› pll倍频作为主时钟输出
神农鼎
发表于 2024-1-26 14:30:26
东风
发表于 2024-1-26 15:38:02
XOSCCR=0XC0;
while(!(XOSCCR & 1));
// CLKDIV=0X00;
// CLKSEL=0X01;
CLKSEL &=~0X80;
USBCLK &=~0X60;
USBCLK|=0X80;
// delay_ms(1);
// CLKSEL &=0XF0;
CLKSEL|=0X05;
CLKDIV=0X04;
MCLKOCR=10;
这样写可以
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pll倍频作为主时钟输出