{:4_165:} DebugLab 发表于 2024-10-11 08:34
于博士SI设计手记,必读
他的allegro教程讲得很详细 芯片设计流程
前端是RTL design ,根据design specification,做设计,形成 verilog 代码,然后用eda tool做 functional verification,反复做迭代修改,直到通过检验。后端设计分两部分,logic design 和 physical design。logic design 接受前端的Verilog 文件,用 synthesis 工具 生成门级网表,然后再用eda 工具做logic equivalence check,迭代直到通过。physical design 接受门级网表用place&route 软件生成physical layout,并用tools 对layout进行physical verification,包括RC extraction 和 post-layout verification 等等,迭代直到通过。通过后生成GDSII,发送代工厂流片,叫tape-out。
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