立创EDA开源：STC32G12K128实验箱-V2.0
本帖最后由 DebugLab 于 2024-7-23 15:43 编辑立创EDA开源：STC32G12K128实验箱-V2.0
我也画好了{:5_284:}
过孔尽量不要打丝印上，你会分不清它是8还是9还是6 请注意！！！！！！
STC32G实验箱V2.0的电路原理图有严重错误：
将导致485通讯电路无法使用！！！
四汐 发表于 2024-7-23 11:41
请注意！！！！！！
STC32G实验箱V2.0的电路原理图有严重错误：
将导致485通讯电路无法使用！！！
还真是，还是独立网络没连接P4.2引脚
下载了你的嘉立创文件，看了一下确实没有连接上喔
四汐 发表于 2024-7-23 12:51
下载了你的嘉立创文件，看了一下确实没有连接上喔
已修改
请问type c走线有什么讲究没有？ jwd 发表于 2024-7-23 21:54
请问type c走线有什么讲究没有？
[*]使用USB Type-C连接STC单片机说实话没什么可讲究的，不出意外的话走通就能用
[*]非要讲究点计么，注意电源线电流大粗一点，信号线串两个33Ω电阻（经验值，因为STC单片机的P30、P31是复用的，USB PHY没有内置电阻，不串也能用）
[*]STC单片机只支持USB2.0全速，要求没那么高
[*]USB2.0高速甚至USB3.0才有比较高的要求
[*]以下是AI的回复，供参考
[*]Type-C走线主要是指USB Type-C接口的布线，这种接口在现代电子设备中广泛应用，如手机、平板、笔记本电脑等。在PCB设计和硬件布局中，Type-C走线有一些重要的讲究，以确保信号的完整性和系统的稳定性：
[*]差分对走线：Type-C接口通常使用差分信号传输数据，因此需要将差分对（如TX+/-, RX+/-）正确配对走线，保持等长和等距，以减少串扰和反射。
[*]阻抗控制：为了保证高速信号的质量，需要控制走线的特性阻抗，通常为100欧姆左右。这可能需要特定的线宽、线间距以及参考平面的设计。
[*]去耦电容：在电源和地之间添加去耦电容，以滤除高频噪声，保持电源稳定。
[*]GND和VCC走线：电源和地线应尽可能粗，以降低电压降和提高抗干扰能力。并且尽量靠近Type-C连接器，以减少信号回路的面积。
[*]避免90度折角：直角转折会增加信号反射的风险，应尽量避免或使用弧形过渡。
[*]信号层与电源层分离：信号层和电源层应该分开，避免相互干扰。
[*]屏蔽和接地：对于高速信号，可能需要考虑屏蔽措施，例如使用接地层包围信号走线，以减少电磁干扰。
[*]长度匹配：对于需要时序同步的多根信号线，应尽量使它们的长度一致，以防止时序偏差。
[*]热敏电阻或保险丝：为了保护电路免受过流或短路的影响，可以在电源线上添加热敏电阻或保险丝。
[*]布局紧凑：尽量减小信号走线的长度，尤其是高速信号，以减少延迟和损耗。
以上就是一些关于Type-C走线的基本原则，具体实施时还需根据实际项目的需求和限制进行调整。
DebugLab 发表于 2024-7-23 22:37
[*]使用USB Type-C连接STC单片机说实话没什么可讲究的，不出意外的话走通就能用
[*]非要讲究点计么，注 ...
好的，谢谢