DEVIN_LI 发表于 2024-9-10 11:12:19

上电干扰

1.如我的电路图，上电，关电瞬间。两个测试点会有类似尖峰电压，这个干扰怎么去除呢？时间大概在2MS内出现的。

2.我这个图中，除了没有保险丝和TVS，还有哪些漏洞？
请大家指正，感谢。


DebugLab 发表于 2024-9-10 13:56:12

24V、15V、5V网络的滤波电容没有，VCC 10uF滤波电容小
尖峰处光耦是否导通，如没导通，应该是光耦3、4脚寄生电容导致的
示波器采样率设置过高、电压设置过低会导致实际运行时没有影响的噪声也显示出来，
如要求严格，1.5V几μs的尖峰可以加小电容滤除，注意电容对信号带宽的影响

DEVIN_LI 发表于 2024-9-10 14:03:54

DebugLab 发表于 2024-9-10 13:56
24V、15V、5V网络的滤波电容没有，VCC 10uF滤波电容小
尖峰处光耦是否导通，如没导通，应该是光耦3、4脚寄 ...

尖峰电压时间都在500ns以内。但是峰值有的1+V.有的只有0.6V左右。
尖峰电压数量就3 -5个。理论不影响输出。但是做为电路。感觉最好没有。

DebugLab 发表于 2024-9-10 14:12:04

DEVIN_LI 发表于 2024-9-10 14:03
尖峰电压时间都在500ns以内。但是峰值有的1+V.有的只有0.6V左右。
尖峰电压数量就3 -5个。理论不影响输出 ...

用小电容过滤掉

DEVIN_LI 发表于 2024-9-10 14:21:53

DebugLab 发表于 2024-9-10 14:12
用小电容过滤掉

我试试，估计会影响响应时间

DebugLab 发表于 2024-9-10 14:23:21

DEVIN_LI 发表于 2024-9-10 14:21
我试试，估计会影响响应时间

47pF~10nF

DEVIN_LI 发表于 2024-9-11 09:17:14

DebugLab 发表于 2024-9-10 14:23
47pF~10nF



图中是输出和地之间加了33PF 后的波形。影响响应时间

神农鼎 发表于 2024-9-11 10:06:33



这个 R1 就是乱设计


完整的系统设计参考原理图@8H8K64U, @32G12K128 - 电源/复位/省电模式/外部晶振/内部时钟/对外时钟输出/PLL-144MHz时钟 国芯技术交流网站 - AI32位8051交流社区 (stcaimcu.com)


DEVIN_LI 发表于 2024-9-11 10:45:46

神农鼎 发表于 2024-9-11 10:06
这个 R1 就是乱设计




没有自恢复保险丝{:smile:}

神农鼎 发表于 2024-9-11 10:58:37



这部分要有
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